سيل (معالج صغري)

 سيل (معالج صغري)

سيل تم العمل على تطوير المعالج سيل الشعاعي Cell (واسمه الرسمي محرك سيل العريض النطاق Cell Broadband Engine أو اختصاراً CellBE) بتعاون من الشركات الثلاث:  سوني Sony،  توشيبا Toshiba،  وآي بي أم IBM – والتي تشكل حلف ال STI - ليكون معالجاً باستخدام طاقة قليل وسعرٍ منخفض، وأداءٍ عالٍ ليتمكن من خدمة الكثير من التطبيقات- حتى تلك ذات المتطلبات العالية جداً- كالألعاب. تم تصميم المعالج CellBE بعد الأخذ بعين الاعتبار حاجات العلوم التالية:  التشفير،  الإضاءة،  الفيزياء، تحويلات فورييه، العمليات على المصفوفات، وغيرها.

تاريخ المعالج

المشكلة في المعالجات التي سبقت سيل – والتي أراد مصمووه التخلص منها كانت التعقيد الزائد، حيث كانت المعالجات مسؤولةً عن إعادة تسمية السجلات والتنبؤ بالقفز والكثير من عمليات تحسين الأداء الأخرى هدفها استخدام تقنيات التوارد pipelining،و التي كان لها تأثير سلبي بزيادة تعقيد بنية التعليمات الصغرية على حساب تعقيد العتاد الصلب.أول من حاول حل هذه المشكلة هي شركة ترانسميتا Transmeta فنقلت مهام تسمية السجلات، وإعادة ترتيب التعليمات إلى البرامج Software، ولكن ذلك أدى إلى زيادة حجم تلك البرامج وشغلها للذاكرة الرئيسية مما اضطرر المعالج لزيادة عدد مرات تخاطبه مع الذاكرة الرئيسية RAM، فانعكس ذلك سلباً على أدائه بسبب وجود الهوة بين أداء المعالج وأداء الذاكرة الرئيسية.ارتأى مصممو سيل أن يعالجو مشكلة تعقيد العتاد ولكن بطريقة مختلفة تماماً عن طريقة Transmetta، حيث تمت معالجة المشكلة الأساسية وهي الهوة بين الذاكرة والمعالج بتعزيز استعمال الخابيات، فأنشأت الشركات الثلات سوني، آي بي إم، وتوشيبا حلف الـ إس تي آي STI عام 2000 بهدف تطوير المعالج سيل وتصنيعه، حيث بدأ العمل عليه في مركز التصميم التابع للحلف إس تي آي في أوستن Austin، بولاية تكساس الأميركية والذي افتتح عام 2001. استمر تطوير سيل لمدة أربع سنوات حيث تم الكشف عنه في شباط عام 2005، وبلغت كلفة هذا المشروع حوالي 400 مليون دولار، وعمل عليه حوالي الـ 400 مهندس من الشركات الثلاث.أعلنت آي بي إم عن معالجها الجديد ذو الأداء المتفوق PowerXCell 8i والمبني بنفس تقنية المعالج سيل عام 2008، حيث يستخدم في نظام الرودرنر Roadrunner في مختبر لوس آلاموس الوطني Los Alamos National Laboratory في ولاية نيومكسيكو الأميركية، وهو ثاني أسرع حاسب في العالم حيث بلغت تكلفته 113 مليون دولار أميركي. وهذا الجهاز كان أول جهاز يتمكن من تجاوز حد البيتافلوبس petaflops في العالم بأسره حيث يستطيع تنفيذ 1.7 × 1015 تعليمة فاصلة عائمة في الثانية.

النواة الرئيسية

PPEو هو معالج من نوع Power Architecture وهذا الأخير هو عبارة عن معالج RISC بقناتي توارد (Two-way) كما أنه معالج عام غير تخصصي ويعمل كمتحكم لينظم عمل المعالجات الثمانية الأخرى (SPEs). ويحتوي هذا المعالج عدة مجموعات من السجلات :32 سجل عام (General Purpose Registers) بـ 64 أو 32 بت للعمليات على الأعداد الصحيحة.64 سجل شعاعي (Vector Scalar Registers)(VSR) بـ128 بت للعمليات على الأشعة والفاصلة العائمة.سجلات شرطية (Condition Registers)(CR) بـ4 بت لعمليات المقارنة والتحكم بالدفق.سجلات خاصة: سجل عداد(CTR)،سجل ربط (LR) ،سجلات زمنية(TBU,TBL)، سجلات زمنية مساعدة(ATBU,ATBL)،سجل مراكم (ACC)،سجلات حالة: (XER,FPSCR,VSCRC,SPEFSCR).و هذا المعالج يدعم الدقتين الفردية والمضاعفة وذلك حسب المعيار آي إي إي إي 754-2008. ويحتوي هذا المعالج 32KB تعليمة، وذاكرة خابية مستوى أول (level 1) سعتها 32KB وذاكرة خابية بمستوى ثاني (level 2) سعتها 512KB.

النوى الثانوية

SPEهي معالجات شعاعية Vector Processors وهناك جزءان أساسيان لكل نواة ثانوية:

1. وحدة التنفيذ المتعاون Synergistic Execution Unit واختصاراً SXU: تحتوي على وحدات توابع التنفيذ المسؤولة عن الحساب (4 وحدات للأعداد الصحيحة و 4 لأعداد الفاصلة العائمة)، التحميل من الذاكرة والتخزين فيها، والتحكم المباشرة بالذاكرةDMA controller، وملف سجلات بعرض 128بت.
2. المتحكم بتدفق الذاكرة Memory Flow Controller والذي بدوره يحتوي على المتحكم بالذاكرة DMA الذي يجلب المعطيات من الذاكرة الرئيسية RAM ويخزنها بالذاكرة المحلية Local Store عن طريق مسار الـ EIB، ووحدة التحكم بالذاكرة the memory management unit.
3. ذاكرة محلية تقع بين هاتين الوحدتين تخزن فيها المعطيات التي سننفذ العمليات عليها.

مسار الربط بين العناصر

EIBيقوم هذا المسرى بربط المعالج PPE والمتحكم بالذاكرة ومعالجات الـSPE الثمانية، وواجهتي دخل/خرج. وبالتالي يتشارك 12 عنصر على هذا المسرى. شكل هذا المسرى هو 4 حلقات دائرية وهي عبارة عن 4 قنوات موسعة غير موجهة بعرض 16B. وكل قناة منها تستطيع القيام بثلاث عمليات نقل عند تفعيلها وبشكل متزامن.دور هذه القناة هو ضعف دور ساعة النظام وبالتالي في الحالة القسوى وعندما تكون جميع القنوات فعالة بإرسالاتها الثلاث سيصل عرض حزمة هذا المسرى إلى 96 خلال دور ساعة نظام واحدة.كل عنصر مشارك على هذا المسرى يحوي مدخل بـ16B للقراءة ومدخل بـ16B للكتابة والحد الأعظمي لكل عنصر مشارك للقراءة والكتابة هو 16B لكل دور من أدوار المسرى (أي 8B لكل دور من أدوار ساعة النظام).

تطوير تطبيقات للمعالج سيل

قامت IBM بإنتاج مجموعة تطوير برمجية Software Development Kit لمعالجها سيل وهذا الدليل متوفر بشكل مجاني وهو ضروري حتى يتمكن المبرمجون اللذون يرغبون ببناء تطبيقات لهذا النوع من المعالجات أن يبنوها بشكل يتيح الحصول على أداء أقرب ما يمكن من المثالي، فهناك العديد من العمليات التي يجب أخذها بعين الاعتبار عند تطوير البرامج الملائمة للمعالج سيل بحيث نحصل على أداء جيد مثل التحكم بنقل المعطيات من النواة الأساسية إلى النوى المساعدة، ونقل المعطيات بين النوى المساعدة، واسترجاع نتائج العمليات من النوى الثانوية وغيرها. يتضمن الدليل أيضاً أدوات لتصحيح الأخطاء debugging، ولتحليل الأداء performance analysis. البيئة التي تسمح بتطوير البرامج للمعالج سيل هي الإكليبس eclipse.

استخدامات المعالج سيل الممكنة

1. السينما المنزلية: أعلنت توشيبا عن تخطيطها لاستخدام المعالج سيل في شاشات التلفاز العالية الدقة HDTV.
2. الحوسبة الخارقة Super Computing كما في حاسب الرودرنر.
3. ألعاب الفيديو سوني بلاي ستايشن 3 PlayStation.
4. الحوسبة العنقودية Clustering.
5. معالجة الإشارات الرقمية Digital Signal Processors (DSP).

المراجع

areq.net

التصانيف

حواسيب   تقنية المعلومات   علم الحاسوب   العلوم التطبيقية   بنية الحاسب